Implementasi CORDIC di FPGA dengan Paralelisasi Perhitungan Iterasi

Abstract

Algoritme CORDIC merupakan salah satu algoritme yang paling populer untuk menyelesaikan permasalahan trigonometri. Dalam praktiknya, algoritme ini membutuhkan proses iterasi yang panjang untuk mendapatkan hasil yang akurat. Pada penelitian ini, perhitungan iterasi algoritme CORDIC dilakukan secara paralel dengan maksud untuk mempercepat proses perhitungan iterasi. Tujuan dari penelitian ini untuk mengetahui pengaruh paralelisasi komputasi iterasi algoritme CORDIC terhadap latency yang dihasilkan. Proses paralelisasi dilakukan dengan mengalikan matriks-matriks algoritme CORDIC secara bersamaan untuk memperoleh output cos dan sin pada sudut dengan resolusi 0,75˚±5% pada 16 iterasi algoritme CORDIC, sehingga terdapat 4 tingkat perkalian matriks. Untuk menghemat jumlah resource yang digunakan, sistem ini dirancang untuk langsung melakukan perkalian matriks tingkat 2. Perkalian matriks dilakukan menggunakan decoder 4-bit untuk perkalian tingkat 2 dan blok multiplier 9-bit untuk perkalian tingkat 3 dan 4. Proses verifikasi sistem ini dilakukan dalam dua tahap, yaitu verifikasi fungsional dengan aplikasi ModelSim-Altera serta verifikasi hardware menggunakan modul FPGA Cyclone IV EP4CE6E228N. Hasil pengujian menunjukkan bahwa output trigonometri dari sistem ini memiliki akurasi lebih dari 95% untuk sudut dengan resolusi 0,0625˚. Sistem ini membutuhkan 3336 logic elements, 21 multiplier 9-bit, dan waktu latency 596,1 ns. Dibandingkan dengan penelitian lain, jumlah LUT dan waktu latency yang dihasilkan oleh sistem ini tidak mengalami peningkatan yang cukup signifikan. Hal ini dikarenakan sistem ini masih membutuhkan proses iterasi serial untuk mendapatkan arah rotasi CORDIC serta menggunakan resolusi bit output yang jauh lebih besar.